关键问题
说明
对于低频率的 DDR 内存接口，后同步器 序列器中的校准方案违反了刷新内存 时序参数，违反 JEDEC 规范。
此问题将影响使用 DDR SDRAM 控制器的所有设计 以下频率和设备：
- Arria II 频率为 110 至 120 MHz GX 设备。
- Stratix II 设备的频率在 100 至 110 MHz 之间。
- Stratix III 和 Stratix 频率低于 133 MHz IV 设备。
您的设计无法模拟。
解决方法
通过执行以下操作降低初始后同步延迟 步骤：
- 打开 < 变体名称>_phy_alt_mem_phy.v 文件。
- 搜索
POSTAMBLE_INITIAL_LAT参数。 - 从当前值减小了几个周期。
此问题将在 DDR SDRAM 的未来版本中解决 带有 ALTMEMPHY IP 的控制器。