由于 Arria® V/Cyclone® V 硬核处理器系统 IP 自动生成的概要设计限制问题，您可能会看到此警告耐用编译或时序分析。
问题由 hps_sdram_p0.sdc 文件中的分配顺序不正确引起。
要解决此问题，可以修改 hps_sdram_p0.sdc 文件中的以下行。
从：
# 这是 CK 时钟
foreach { ck_pin } {
set_clock_uncertainty到 [ get_clocks ] （WL_JITTER）
create_generated_clock -multiply_by 1 -source -master_clock" - name
}
# 这是 CK#clock
foreach { ckn_pin } {
set_clock_uncertainty到 [ get_clocks ] （WL_JITTER）
create_generated_clock -multiply_by 1 -invert-source -master_clock" - 名称
}
自：
# 这是 CK 时钟
foreach { ck_pin } {
create_generated_clock -multiply_by 1 -source -master_clock" - name
set_clock_uncertainty到 [ get_clocks ] （WL_JITTER）
}
# 这是 CK#clock
foreach { ckn_pin } {
create_generated_clock -multiply_by 1 -invert-source -master_clock" - 名称
set_clock_uncertainty到 [ get_clocks ] （WL_JITTER）
}
此问题计划在 Quartus® II 软件的未来版本中得到解决。