说明
当您在期间使用 L=8 配置生成 JESD204B 设计示例 Quartus 设计示例的编译，您会遇到以下关键 警告：
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
解决方法
要继续在非绑定模式下使用收发器，重新分配串行数据 在符合最低间隔要求的非连续内存条中锁定 ATX PLL。对于绑定模式，在 xN 绑定配置至时钟中使用单个 ATX PLL 两个内存条的收发器通道。
此问题将在将来的版本中修复。