文章 ID: 000074007 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

警告 (332088):时钟目标"*|altpcie_a10_hip_pipen1b|wys|core_clk_out"的时钟"dut|wys~CORE_CLK_OUT"与其时钟源之间不存在路径。假设源时钟延迟为零。

环境

  • 面向 PCI Express* 的英特尔® Arria® 10 Cyclone® 10 硬核 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® Prime 软件 16.1 及更早版本出现问题,在编译包含面向 PCI® Express 的Arria® 10 硬 IP 的设计时,您可能会看到此警告。

    解决方法

    可以安全地忽略此警告。

    计划从面向 PCI Express 的 Arria 10 硬核 IP 的未来版本中删除该警告。

    相关产品

    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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