说明
由于缺乏适当的 JTAG 限制，您在加载具有多个磁块通道的设计时，可能会在英特尔® 收发器工具包中看到错误："无法抓住通道 TX/RX/LINK|* 的设置。由于原生 PHY 软逻辑的放置，当您在不同的区块上有多个原生 PHY 实例时，最常观察到这些问题。
解决方法
该解决方案旨在限制将重新配置时钟馈送至原生 PHY 的重新配置端口。确认本机 PHY 的"altera_reserved_tck"和连接到重新配置时钟端口"rcfg_clk"的时钟都已在 TimeQuest 内得到正确约束并通过时序传输。此时钟用于Altera调试 Mater 端点 （ADME） 逻辑，该逻辑被收发器工具包用于访问收发器的 CSR 空间。只要您通过 SDC 命令"create_clock"在设计中至少有一个已声明时钟，它将代表您自动受限。要验证 JTAG 已自动受限查看有关此消息的quartus_fit输出：
"为 JTAG 信号添加默认时序限制。 这将有助于实现基本功能，因为用户没有提供此类限制。"
或者 ， 您可能希望更加准确并手动约束 JTAG 时钟。 为此，Quartus 提供 SDC 时序模板。
（1）打开带有 Quartus Prime 专业版的 SDC 文件（文件 ->打开 ）
（2）右键单击 SDC 文件窗口，弹出菜单
（3）选择"插入庙宇"
（4）选择"JTAG 信号限制"将限制插入 SDC 文件。
