文章 ID: 000073872 内容类型: 故障排除 上次审核日期: 2018 年 12 月 04 日

为什么在使用四分之一速率模式时,不能将接口时钟频率设置为 137.5MHz 至 149.9MHz 的值,以用于并行接口英特尔® Arria® 10 FPGA IP?

环境

  • 面向并行接口英特尔® Arria® 10 FPGA IP 的 PHY Lite
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于 PLL VCO 设置限制,使用四分之一速率模式时,面向并行接口的 PHY Lite 英特尔® Arria® 10 FPGA IP 不支持 137.5MHz 到 149.9MHz 的频率范围。

    解决方法

    没有解决此问题的变通办法。

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    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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