选择支持采用 UniPHY 或 RLDRAM II 控制器的 QDR II 和 QDR II SRAM 控制器的 VHDL，可以选择 Verilog HDL IP 内核

DisplayPort IP 核未表明设计rx_vid_locked信号 RBR 模式。接收器不显示任何数据。

您将无法在模拟中以 RBR 模式测试您的设计。模拟 测试最终会在一段时间后完成测试。

要生成 VHDL IP 内核，请按照以下步骤操作：

1. 在文本编辑器打开中 Quartus® II 目录>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl。�
2. 搜索出现的字符串 LANGUAGE " 在以下代码中： append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. 将此行更改为以下代码： append param_str ",LANGUAGE=vhdl"�
4. 继续搜索字符串的下一次发生 LANGUAGE" 这出现在以下代码中：if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. 评论一 if 行， else 行， 和条件部分中的代码块， 因此， 代码 在" else 块始终执行， 类似于 以下代码：# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. 使用 MegaWi特权接口生成基于 UniPHY 的接口 IP 核。

要生成 Verilog HDL IP 内核，请还原 altera_uniphy_qdrii_hw.tcl文件。