Quartus® II 软件可报告编译报告 - Fitter - 资源使用 - PLL Summary 中设计中使用的任何 PLL 的锁定范围。 Freq min lock 和 Freq max 锁之间的范围称为 PLL 的锁范围。 Quartus® II 软件不选择 PLL 参数值来最大程度地扩大锁的范围。
例如，如果您在 PLL MegaWiputd® 插件管理器中使用 75MHz 作为输入时钟，则锁的范围可能是 70MHz 到 90MHz。 也许在您的应用程序中，您需要 50MHz 到 100MHz 之间的锁定范围。 因此，此 PLL 的锁范围不能令人满意的您的应用程序。
您可以使用 Quartus II 软件中的 PLL MegaWitusd 插件管理器，帮助为支持输入时钟切换功能的设备最大程度地扩大锁的范围。 该解决方案的意图不是在最终设计中使用时钟交换机，而是使用该功能为 PLL 提取有效的参数值，以按照以下步骤最大程度扩大锁的范围：
1） 打开 PLL MegaWiottd 插件管理器。
2） 在"inclock0 输入的频率是多少？"中输入您对锁范围低端所需的频率。例如，上述值为 50MHz。
3） 使用"高级"PLL 参数选项打开"创建输出文件"选项。
4） 打开"为第二个 inclk1 创建'inclk1'"选项，并以 inclk1 的频率进入锁范围的高端。例如，上述值为 100MHz。
5） 按照您通常的选项和输出时钟比率定义的其余选项完成 PLL 向导。
6） 编译您的项目，并记下锁的范围，如 PLL 摘要所示。 如果是令人满意的，请记下本报告中的所有 PLL 值，如 M 值、N 值、电荷泵电流、循环滤波器电容和 PLL 摘要报告中的回路滤波器电容。 另请注意每个输出时钟的高/低、甚至奇数值，如 PLL 使用报告中所示。
7） 打开 PLL 向导，并关闭"为第二个 inclk 创建'inclk1'"选项。 单击"完成"以更新 PLL 包装器文件。
8） 打开 PLL 包装器文件。 使用高级参数时，可以直接将 PLL 参数输入代码。 如果包装器文件是 Verilog，请转到 defparam 部分。 如果包装器文件是 VHDL， 转到通用地图部分。修改步骤 6 中列出参数的所有值。 保存更改。
9） 编译您的项目。 最终结果应该是带有您所需的锁范围的 PLL。
10） 如果锁的范围太接近输入频率，例如，低端为 50MHz，打算使用 50MHz 输入时钟，如果输入时钟有抖动或 50MHz 以下的任何频率偏移，则 PLL 保持锁定可能会遇到困难。 您可能会决定在向导中为您的 inclock0 和 inclock1 频率提供一个小防护带。 例如，您可以输入 45MHz 和 105MHz，因此您的 50MHz 到 100MHz 的目标锁范围在 PLL 锁范围内。
如果 Quartus® II 软件无法通过此步骤实施您所需的锁范围，您会在 PLL MegaWiuid 插件管理器中收到一个错误。 在这种情况下，您必须研究其他选项，如 PLL 重新配置，以支持您所需的输入时钟频率范围。