Serial Lite IV 英特尔® FPGA IP 内核
Serial Lite IV 英特尔® FPGA 知识产权 (IP) 内核适合用于芯片到芯片、板到板和背板应用的高带宽数据通信。
Serial Lite IV 英特尔® FPGA IP 内核
Serial Lite IV IP 核结合了媒体访问控制 (MAC)、物理编码子层 (PCS) 和物理介质连接 (PMA) 块。IP 支持高达每通道 58 Gbps 的数据传输,单个链路中有最多 12 条面向英特尔® Agilex™ F-tile 通用收发器 (FGT) 的 PAM4 通道,且支持每通道 116 Gbps,单个链路中有最多 4 条面向英特尔® Agilex™ F-tile 高速收发器 (FHT) 的 PAM4 通道,或者支持每通道 28 Gbps,最多有 16 条面向 FGT 的不归零 (NRZ) 通道,以及支持每通道 58 Gbps,最多有 4 条面向 FHT 的 NRZ 通道。此协议提供高带宽、低开销帧、低 I/O 数,并支持通道数量和速度的高可扩展性。IP 易于重新配置,支持广泛的数据速率范围,并采用 E-Tile 收发器和 F-Tile 收发器的以太网 PCS 模式。
此 IP 支持两种传输模式:
- 基础模式—这是一种纯流模式,其中数据的发送无需增加带宽的开始数据包、空循环和结束数据包。IP 将第一个有效数据作为突发的开始。
- 全模式—这是数据传输的数据包模式。在数据包的开始和结束将突发和同步周期作为分隔符发送。
特性
功能 | 说明 |
---|---|
数据传输 |
|
PCS |
|
错误检测与处理 |
|
接口 |
|
更多资源
查找知识产权
寻找满足您需求的 Altera® FPGA 知识产权核。
知识产权评估和购买
Altera® FPGA 知识产权核的评估模式和购买信息。
使用 Altera® FPGA IP 进行设计
了解有关使用 Altera® FPGA IP 进行设计的详细信息,这是面向 Altera® FPGA 优化的大量现成核心。
知识产权基础套件
免费 Altera® FPGA IP 核许可,并具有 Quartus® Prime 标准或专业版软件的有效许可。
设计示例
下载 Altera® FPGA 设备的设计示例和参考设计。
联系销售人员
联系销售人员讨论您的 Altera® FPGA 产品设计和加速需求。