面向 PCI Express 的可扩展交换机英特尔® FPGA IP
面向 PCI Express 的可扩展交换机英特尔® FPGA IP 是完全可配置的交换机，它实施了一个完全可配置的上游端口和连接，可连接多达 64 个下游端口。
面向 PCI Express 的可扩展交换机英特尔® FPGA IP
特性
交换机上游/下游端口
- 配置
• PCIe 3.0 x4/x8/x16
• PCIe 4.0 x4/x8/x16
• PCIe 5.0 x4/x8/x16
- 上游端口有 1 个 PF/每个下游端口有 1 个 PF
- 单个上游端口
- 多达 96 个下游嵌入式端点 (E-EP)
- 多达 32 个下游独立端点 (D-EP)
交换机下游端口
- 静态设备编号分配
• 支持独立端口的备用路由 ID (ARI) 转发
- 消息信号中断 (MSI)
- 访问控制服务 (ACS) 功能
• 仅有该功能（无控制功能）
- 支持热插拔
嵌入式端点
- 多达 96 个嵌入式端点设备（每个交换机下游端口后面有一个嵌入式端点）
- 所有嵌入式端点有多达 96 个 PF
- 所有嵌入式端点有多达 2048 个 VF
- MSI/MSI-X 中断
- 弹性 PF 配置，即有能力随时更新配置空间
- ACS 功能
• 仅有该功能（无控制功能）
- 功能层复位 (FLR)
- 高级错误报告 (AER)
- 单根 I/O 虚拟化 (SR-IOV)
- 备用路由 ID (ARI)
- VirtIO 功能
• 仅有该功能
• 无 VirtIO PCI 配置访问功能
- 地址转换服务 (ATS)
- TLP 处理提示 (TPH)
IP
- 支持 Agilex™ 7 FPGA、SoC 和基于 P-Tile 的设备：Stratix® 10 DX FPGA 和 SoC
- 优化的门计数
- 用户数据包接口，具有单独的标头、数据和前缀
- 用户数据包接口可在任何给定周期为所有配置提供一个 TLP
- 最多 512 个未处理、未发布请求（仅 x16 内核）
- 最多 256 个未处理、未发布请求（x8 和 x4 内核）
- PLD 时钟 (coreclkout_hip) 最大频率取决于设备
• Agilex™ 7 设备为 500 MHz，Stratix® 10 DX 设备为 400 MHz