L/H-Tile PCIe* Hard IP
英特尔® Stratix® 10 FPGA 集成了 L/H-Tile 小芯片，其中包括符合 PCIe 基本规范 3.0 的可配置强化 PCIe 协议栈。这款 Avalon® Streaming Interface Hard IP 支持 PCIe 1.0、2.0 和 3.0 数据速率以及 x1、x2、x4、x8 或 x16 配置，包括对 SR-IOV 功能的支持。
阅读 L-Tile 和 H-Tile 收发器 PHY 用户指南 ›
阅读 L-Tile 和 H-Tile Avalon® 内存映射的英特尔® FPGA IP for PCIe 用户指南 ›
阅读 L-Tile 和 H-Tile Avalon® Streaming 和单根 I/O 虚拟化 (SR-IOV) 英特尔® FPGA IP for PCIe 用户指南 ›
L/H-Tile PCIe* Hard IP
标准和规范合规性
- L/H Tile PCIe 硬 IP 已通过了 PCI-SIG 合规性测试。请参阅 PCI-SIG 集成商列表。
特性
- 完整的协议堆栈，包括事务处理、数据链路以及作为硬核 IP 实施的物理层。
- x1、x2、x4、x8 和 x16 配置，通道速率为 x1.0、2.0 或 3.0，适用于原生端点和根端口。
- 连接到应用层的 Avalon® Streaming 256 位接口，3.0 x16 配置除外。
- 连接到 3.0 x16 配置应用层的 250 MHz Avalon® Streaming 512 位接口。
- 从英特尔 Quartus® Prime Pro Edition IP 目录作为独立 IP 内核进行的例化，或者作为 Platform Designer 中系统设计的一部分进行的例化。
- 动态设计实例生成。
- Configuration via Protocol (CvP) 对外设和内核逻辑的配置提供单独的映像。
- 面向 PCIe (PIPE) 的 PHY 接口或者使用 IEEE 加密模型的串行接口仿真。
- 支持 x1、x2、x4 和 x8 配置的 Testbench bus functional model (BFM)。
- 支持使用 Avery 测试台的 3.0x16 BFM 仿真模型。请参阅 AN-811：使用 Avery BFM 在英特尔® Stratix® 10 设备上进行 PCIe 3.0 x16 仿真。
- 原生 PHY 调试主控端点 (NPDME)。如需了解更多信息，请参阅英特尔® Stratix® 10 L- 和 H-Tile 收发器 PHY 指南。
- 自主硬核 IP 模式，允许 PCIe IP 内核在对 FPGA 架构进行编程之前就开始运行。此模式默认为启用，无法被禁用。
- 专用 69.5 KB 接收缓存器。
- 端到端循环冗余校验 (ECRC)。
- 基地址寄存器 (BAR) 检查逻辑。
- 支持无扩频架构 (SRNS) 的独立参考时钟，但不支持独立扩频的独立参考时钟。
- 扩频架构 (SRIS)。
单根 I/O 虚拟化 (SR-IOV) 功能支持（仅限 H-Tile）
- 为最多四个 PCIe 物理功能 (PF) 和最多 2048 个虚拟功能 (VF) 分隔配置空间。
- PF 的高级错误报告 (AER)。
- 地址转换服务 (ATS) 和 TLP 事务处理提示 (TPH) 功能。
- Control Shadow Interface 用于读取 PCI 和 PCIe 配置空间中的某些 VF 控制寄存器字段的当前设置。
- 用于 PF 和 VF 的功能级重置 (FLR)。
- 用于 PF 的消息信号中断 (MSI)。
- 用于 PF 和 VF 的 MSI-X。
补充 IP（仅限 H-tile）
驱动程序支持
- Linux 设备驱动程序
- Windows 设备驱动程序（Jungo：合作伙伴支持的设备驱动程序）
故障排查功能中包含 PCIe 链路检查工具，具有以下特性
- 对配置空间寄存器的读取和写入访问。
- LTSSM 监控。
- 对 PCS 和 PMA 寄存器的读取和写入访问。