低延迟以太网 10G MAC 英特尔® FPGA IP
低延迟以太网 10G MAC 英特尔® FPGA IP 内核(软 IP)提供较低的往返时间延迟和高效的资源占用。该知识产权 (IP) 核为所列的各项功能提供了可编程能力。此 IP 可与全新的多速率 PHY 英特尔® FPGA IP 内核结合使用,支持 10M/100M/1G 至 10G 范围的数据速率。
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阅读《10 Gbps 以太网 MAC MegaCore 功能用户指南》›
阅读《低延迟以太网 10G MAC 英特尔® Stratix® 10 FPGA IP 设计示例用户指南》›
低延迟以太网 10G MAC 英特尔® FPGA IP
面向针对 Stratix® V FPGA 和先前 FPGA 家族的应用,将继续提供配备全套功能的旧版 10G 以太网 MAC 英特尔® FPGA IP 内核。
此外,还将提供配备各种可选功能的 10GE MAC 和 PHY 功能,作为采用 E-tile 的英特尔® Stratix® 10 设备的硬核 IP。 详情请参阅面向以太网 IP 内核的英特尔® Stratix® 10 FPGA E-Tile 硬核 IP。
特性
此英特尔® FPGA IP 内核在设计上符合 IEEE 网站 (www.ieee.org) 上提供的 IEEE 802.3–2008 以太网标准。所有低延迟 10GbE MAC 英特尔® FPGA IP 内核变体仅包含全双工模式下的 MAC。这些 IP 核变体提供以下功能:
MAC 功能:
- 八种工作模式的全双工 MAC:10G、1G/10G、1G/2.5G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G 和 10M/100M/1G/2.5G/10G。
- 面向部分工作模式的三种变体:MAC TX 块、MAC RX 块以及 MAC TX 和 RX 块。TX 和 RX 数据路径上的 10GBASE-R 寄存器模式可实现更低的延迟。
- 可编程混杂(透明)模式。
- IEEE 802.3(条款 66)规定的单向功能。基于优先级的流量控制 (PFC),具有可编程的暂停量子,支持两到八个优先级队列。
- 客户端侧:32 位 Avalon® Streaming 接口 (Avalon-ST)。
- 管理:32 位 Avalon-MM 接口。
- PHY 侧:用于 10GbE 的 32 位 XGMII、用于 2.5GbE 的 16 位 GMII、用于 1GbE 的 8 位 GMII 或用于 10M/100M 的 4 位 GMII。
帧结构控制功能:
- 虚拟局域网 (VLAN) 和堆叠 VLAN 标签帧解码(类型 'h8100)。
- TX 数据路径上的循环冗余码 (CRC)-32 计算和插入。RX 数据路径上可选的 CRC 检查和转发。
- 赤字空闲计数器 (DIC),用于优化局域网应用的性能及平均包间间隙 (IPG)。支持可编程 IP。
- 使用暂停帧的以太网流量控制。
- 可编程发送 (TX) 和接收 (RX) 数据帧的最大长度可达 64 千字节 (KB)。
- TX 和 RX 数据路径上的前导码直通模式,允许在客户端帧中使用用户定义的前导码。
- 可选择在 TX 数据路径上插入填充内容,在 RX 数据路径上终止。
帧监测与统计:
- RX 数据路径上可选的 CRC 检查和转发。
- 可选择在 TX 和 RX 数据路径上收集统计数据。
可选择为以下配置使用 IEEE 1588v2 中规定的时间戳:
- 使用 10GBASE-R PHY IP 核的 10GbE MAC。
- 使用 1G/10GbE PHY IP 核的 1G/10GbE MAC。
- 使用 1G/2.5G 多速率以太网 PHY IP 核的 1G/2.5GbE MAC。
- 使用 1G/2.5G/10G (MGBASE-T) 多速率以太网 PHY IP 核的 1G/2.5G/10GbE MAC。
- 使用 10M-10GbE PHY IP 核的 10M/100M/1G/10GbE MAC。
- 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC,配备 1G/2.5G/5G/10G 多速率以太网 PHY 英特尔® FPGA IP 内核。
IP 质量指标
基本要求 |
|
低延迟 |
---|---|---|
IP 首次发布年份 |
2012 |
2013 年 |
受支持的英特尔 Quartus Prime 设计软件最新版本 |
16.1 |
18.1 |
状态 |
生产 |
生产 |
交付物 |
|
低延迟 |
客户可交付物包括: 设计文件(加密源代码或后期合成网表) 用于 ModelSim* - 英特尔 FPGA 版本的模拟模型 时间和/或布局限制 文档(带修订控制) Readme.txt 文件 |
Y |
Y |
IP 随附的任何额外客户可交付物 |
|
|
允许最终用户配置 IP 的参数化 GUI |
Y |
Y |
启用了 IP 核,可支持英特尔 FPGA IP 评估模式 |
Y |
Y |
源语言 |
Verilog |
Verilog |
Testbench 语言 |
|
|
提供软件驱动程序 |
N |
N |
驱动程序操作系统支持 |
|
|
实施 |
低延迟 |
|
用户界面 |
Avalon-ST(数据路径) Avalon-MM(管理) |
Avalon-ST(数据路径) Avalon-MM(管理) |
IP-XACT 元数据 |
N |
N |
验证 |
低延迟 |
|
支持的模拟器 |
Mentor Graphics* Synopsys* Cadence* |
Mentor Graphics* Synopsys* Cadence* |
经验证的硬件 |
Stratix® V |
英特尔® Arria® 10 英特尔® Stratix® 10 |
执行了行业标准合规性测试 |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
如果是,哪个测试? |
条款 4、31、46 和 49 |
条款 4、31、46 和 49 |
如果是,在哪个英特尔 FPGA 上? |
Stratix® V |
Stratix® V |
如果是,执行的日期 |
2011 |
2015 |
如果否,是否计划? |
|
|
互操作性 |
|
低延迟 |
IP 经过互操作性测试 |
Y |
N |
如果是,在哪个英特尔 FPGA 上? |
Stratix® V |
|
可提供互操作性报告 |
Y |
|
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