低延迟以太网 10G MAC FPGA IP
低延迟以太网 10G MAC FPGA IP 内核(软 IP)提供低往返延迟和高效的资源利用率。该知识产权 (IP) 核为所列的各项功能提供了可编程能力。此 IP 可以与全新多速率 PHY FPGA IP 内核一起使用,可支持 10M/100M/1G 至 10G 的数据传输速率范围。
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低延迟以太网 10G MAC FPGA IP
旧版 10G 以太网 MAC FPGA IP 内核继续为面向 Stratix® V FPGA 的应用和以往的 FPGA 系列提供完整的功能集。
此外,还将提供配备各种可选功能的 10GE MAC 和 PHY 功能,作为采用 E-tile 的 Stratix® 10 设备的硬核 IP。详情请参阅面向以太网 IP 内核的 Stratix® 10 FPGA E-Tile 硬核 IP。
特性
此 FPGA IP 内核按照 IEEE 网站 (www.ieee.org) 上提供的 IEEE 802.3-2008 以太网标准设计。所有低延迟 10GbE MAC FPGA IP 内核变体只包括全双工模式的 MAC。这些 IP 核变体提供以下功能:
MAC 功能:
- 八种工作模式的全双工 MAC:10G、1G/10G、1G/2.5G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G 和 10M/100M/1G/2.5G/10G。
- 面向部分工作模式的三种变体:MAC TX 块、MAC RX 块以及 MAC TX 和 RX 块。TX 和 RX 数据路径上的 10GBASE-R 寄存器模式可实现更低的延迟。
- 可编程混杂(透明)模式。
- IEEE 802.3(条款 66)规定的单向功能。基于优先级的流量控制 (PFC),具有可编程的暂停量子,支持两到八个优先级队列。
- 客户端:32 位 Avalon® 流媒体接口 (Avalon-ST)。
- 管理:32 位 Avalon-MM 接口。
- PHY 侧:用于 10GbE 的 32 位 XGMII、用于 2.5GbE 的 16 位 GMII、用于 1GbE 的 8 位 GMII 或用于 10M/100M 的 4 位 GMII。
帧结构控制功能:
- 虚拟局域网 (VLAN) 和堆叠 VLAN 标签帧解码(类型 'h8100)。
- TX 数据路径上的循环冗余码 (CRC)-32 计算和插入。RX 数据路径上可选的 CRC 检查和转发。
- 赤字空闲计数器 (DIC),用于优化局域网应用的性能及平均包间间隙 (IPG)。支持可编程 IP。
- 使用暂停帧的以太网流量控制。
- 可编程发送 (TX) 和接收 (RX) 数据帧的最大长度可达 64 千字节 (KB)。
- TX 和 RX 数据路径上的前导码直通模式,允许在客户端帧中使用用户定义的前导码。
- 可选择在 TX 数据路径上插入填充内容,在 RX 数据路径上终止。
帧监测与统计:
- RX 数据路径上可选的 CRC 检查和转发。
- 可选择在 TX 和 RX 数据路径上收集统计数据。
可选择为以下配置使用 IEEE 1588v2 中规定的时间戳:
- 使用 10GBASE-R PHY IP 核的 10GbE MAC。
- 使用 1G/10GbE PHY IP 核的 1G/10GbE MAC。
- 使用 1G/2.5G 多速率以太网 PHY IP 核的 1G/2.5GbE MAC。
- 使用 1G/2.5G/10G (MGBASE-T) 多速率以太网 PHY IP 核的 1G/2.5G/10GbE MAC。
- 使用 10M-10GbE PHY IP 核的 10M/100M/1G/10GbE MAC。
- 使用 1G/2.5G/5G/10G 多速率以太网 PHY FPGA IP 内核的 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC。