背板以太网 10GBASE-KR PHY 英特尔® FPGA IP 核
背板以太网 10GBASE-KR PHY 英特尔® FPGA 知识产权 (IP) 内核是一个收发器 PHY,可用于实例化硬核标准物理编码子层 (PCS) 和更高性能的硬核 10G PCS,以及用于单背板以太网通道的硬核物理介质连接子层 (PMA)。 它实现了 IEEE 802.3ap-2007 标准中所述的功能。由于 10GBASE-KR PHY IP 核的每个实例都支持一个通道,因此可以通过实例化一个以上的核来打造多通道设计。
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背板以太网 10GBASE-KR PHY 英特尔® FPGA IP 核
特性
- 集成 1000BASE-KX/10GBASE-KR (1G/10Gb) 背板以太网 PCS 和 PMA
- 在内部与英特尔® FPGA 1G/10GbE 介质访问控制器 (MAC) 直接相连,以实现一个完美的单芯片解决方案
- 10GBASE-KR 自动协商功能可根据 IEEE 802.3ap-2007 标准条款 73,在 1000BASE-KX(1Gbps 以太网或 1GbE)和 10GBASE-KR(10Gbps 以太网或 10GbE)PHY 类型之间进行协商
- 链路训练功能可根据 IEEE 802.3ap-2007 标准条款 72,自动配置远程链路伙伴发射器物理介质驱动程序 (PMD),以达到最低的误码率 (BER)
- 前向纠错 (FEC) 功能可根据 IEEE 802.3 和 802.3ba 条款 74,最大限度减少重传
- 根据 IEEE 8023.ap 条款 72.6.10.2.3 为接收器适应过程设计的内部可编程算法便于使用
- 灵活的 IP 用户控制可在各种系统配置和通道中进行性能优化
- 接收器链路故障状态检测
- 串行收发器设有从发射器到接收器的本地串行环回,用于自检
- 高性能内部系统接口
- GMII 和单数据速率 (SDR) XGMII 与 1G/10GbE MAC 的接口分别在 125MHz 下以 8 位以及在 156.25MHz 下以 72 位执行数据传输
- 英特尔® FPGA Avalon® 内存映射 (PDF) (Avalon-MM) 32 位接口,用于代理管理