1G/10Gb 以太网 PHY 英特尔® FPGA IP
1G/10G 以太网 PHY 英特尔® FPGA 知识产权 (IP) 核支持标准物理编码子层 (PCS) 和具有适当物理介质附件 (PMA) 的更高数据速率 10G PCS 的功能。标准 PCS 实现了 IEEE 802.3 2005 标准条款 36 中定义的 1GbE 协议，还支持 IEEE 802.3 2005 标准条款 37 中定义的自动协商。10G PCS 实现了 IEEE 802.3 2005 标准中定义的 10G 以太网协议。
1G/10Gb 以太网 PHY 英特尔® FPGA IP
用户可以使用英特尔® FPGA 收发器重新配置控制器 IP 核在 1G 和 10G PCS 之间进行动态切换，以重新编程该核。此 IP 核面向 1G/10GbE 应用，包括连接至 1G/10GbE 双速 SFP+ 可插拔模块的网络接口、驱动 CAT 6/7 屏蔽双绞线的 1G/10GbE 10GBASE-T 铜芯外部 PHY 设备以及芯片对芯片接口。
特性
- 集成 SGMII / 1000BASE-X / 10GBASE-R (10M-10Gb) 以太网 PC 和 PMA。
- 在内部与英特尔® FPGA 1G/10GbE (10M-10GbE) MAC 直接相连，可提供完整的单芯片解决方案。
- 用户可在运行时选择 1G/10Gb 数据速率，或在 1Gb 和 10Gb 之间自动检测速度（并行检测）并由 PHY IP 重新配置，或通过以太网自动协商功能在 10/100/1000Mb 之间选择数据速率。
- 10Gb、1G/10GbE 和 10M-10GbE (SGMII/1G/10GbE) 选项。
- IEEE 1588 v2 选项。
- 同步以太网 (Sync-E) 选项。
- 串行收发器时钟和数据恢复 (CDR) 将恢复到的时钟输出信号暴露给 FPGA 结构，供路由到 Sync-E 抖动清除器锁相环 (PLL) 使用。
- 独立的发射器 (TX) 和接收器 (RX) 串行收发器 PLL 参考时钟输入，允许可选的外部 Sync-E 抖动清除器 PLL 向 TX PLL 参考时钟输入清除了的时钟。
- 接收器链路故障状态检测。
- 串行收发器上设有从发射器到接收器的本地串行环回，用于自检。
- 高性能内部系统接口。
- GMII 和单数据速率 (SDR) XGMII 与 1G/10GbE (10M-10GbE) MAC 的接口，分别在 125MHz 下以 8 位以及在 156.25MHz 下以 72 位执行数据传输。
- 英特尔® FPGA Avalon 内存映射 (Avalon-MM) 32 位接口用于从属管理。
相关链接
文档
- 利用全套 1G/10GbE 和 10M-10GbE PHY 解决方案，迅速开始您的设计。
- 利用支持英特尔® FPGA 的 Verilog HDL 和 VHDL 模拟器执行寄存器传输级 (RTL) 和拟合后功能模拟。
- 1G/10GbE 和 10M-10GbE MAC 以及 1G/10GbE 和 10M-10GbE PHY 验证测试平台和设计示例。
- 通过基于 GUI 的参数编辑器进行配置和生成。
- 有关此 IP 核的典型预期性能和资源占用数据，请参见 V 系列收发器 PHY IP 核用户指南。
- 英特尔® FPGA IP 版本说明 ›
开发板
设备支持
- 配备收发器的所有 FPGA 系列都支持 10M 至 1G 配置。
- 以下平台支持 1G/10G 配置：
- Intel® Arria® 10 FPGA ›
- Stratix® V FPGA ›
- Arria® V FPGA ›
- Stratix® IV FPGA ›