10GBASE-R PHY 英特尔® FPGA IP
10GBASE-R PHY 英特尔® FPGA 知识产权 (IP) 内核支持直接连接任何 XFP 或 SFP+ 光模块，或通过 XFI 和 SFI 接口连接任何外部设备。
英特尔® Stratix® 10 L-Tile 和 H-Tile 收发器 PHY 用户指南 ›
10GBASE-R PHY 英特尔® FPGA IP
PHY IP 内核可用于英特尔® FPGA IP 10G 以太网 MAC，或通过以 156.25 Mbps 速度运行的标准 XGMII 接口用于客户开发的以太网 MAC。
此 PHY IP 内核作为英特尔® FPGA 收发器功能的一部分提供。
特性
- PHY 由 10GBASE-R 物理编码子层 (PCS)、10.3125-Gbps 物理介质附件 (PMA) 和 PHY 管理功能组成。
- 与 10GbE MAC 直接相连，可提供完整的单芯片解决方案。
- PHY 通过芯片集成到配备 10.3125 Gbps 串行收发器的英特尔® Arria® 10、Stratix® V 和 Arria® V GZ FPGA 中。此外，软 10GBASE-R PCS 也可用于 Stratix® IV GT 和 Arria® V（GT 和 ST）FPGA。
- 直连的 10.3125 Gbps 串行连接，适合芯片到芯片、芯片到光模块、芯片到 PHY 设备和背板应用。
- 串行收发器支持动态部分可重构 I/O (DPRIO)，以适应运行期间系统中的各种 10GBASE-R 通道特性和设备。
- 实现了多种以太网标准 10GBASE-R PHY 功能：64b/66b 编码或解码，加扰/解扰，用于时钟频率补偿的接收器速率匹配，66b/16b 变速，以及与 10.3125 Gbps 线路的数据序列化或反序列化。
- 接收器链路故障状态检测。
- 串行收发器上设有从发射器到接收器的本地串行环回，用于自检。
- IEEE 1588 v2 选项可实现高精度和准确的时间戳。
- 高性能内部系统接口
- 英特尔® FPGA Avalon® Streaming (Avalon-ST) 单数据速率 (SDR) XGMII，72 位，数据传输速率为 156.25 Mbps
- 英特尔® FPGA Avalon® 内存映射 (Avalon-MM)，32 位，用于从属管理
- 符合 IEEE 802.3 10GbE 标准条款 46、49 和 51。
- 通过了新罕布什尔大学互操作性实验室 (UNH-IOL) 10Gbps 以太网 MAC 和 PCS 验证测试。
IP 质量指标
基本要求 |
|
|---|---|
IP 首次发布年份 |
2015 |
第一个受支持的英特尔 Quartus Prime 软件版本 |
16.1 |
订购代码 |
IP-10GMRPHY：英特尔 Arria 10 IP-10GBASERPCS：Cyclone V 系列 IP-10GMRPHY：英特尔 Cyclone10 IP-10GETHMAC：10-Gbps 以太网 MAC MegaCore |
状态 |
生产 |
交付物 |
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客户可交付物包括： 设计文件（加密源代码或后期合成网表） 用于 ModelSim* - 英特尔 FPGA 版本的模拟模型 时间和/或布局限制 文档（带修订控制） 自述文件 |
Y |
IP 随附的任何额外客户可交付物 |
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允许最终用户配置 IP 的参数化 GUI |
Y |
启用了 IP 核，可支持英特尔 FPGA IP 评估模式 |
Y |
源语言 |
Verilog |
Testbench 语言 |
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提供软件驱动程序 |
N |
驱动程序操作系统支持 |
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实施 |
|
用户界面 |
XGMII 单数据速率/ GMII / 16 位 GMII（数据路径），Avalon-MM（管理） |
IP-XACT 元数据 |
N |
验证 |
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支持的模拟器 |
Mentor Graphics*、Synopsys*、Cadence* |
经验证的硬件 |
英特尔 Stratix 10、英特尔 Arria 10 |
执行了行业标准合规性测试 |
Y |
如果是，哪个测试？ |
46、49 和 51 |
如果是，使用哪款英特尔 FPGA 设备？ |
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如果是，执行的日期 |
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如果否，是否计划？ |
N |
互操作性 |
|
IP 经过互操作性测试 |
N |
如果是，使用哪款英特尔 FPGA 设备 |
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可提供互操作性报告 |
N |