1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南
| 所作的更新针对于: |
|---|
| Intel® Quartus® Prime设计套件 21.4 |
| IP版本 1.0.0 |
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本用户指南提供使用 Intel® Agilex™ 器件的F-Tile JESD204C Intel® FPGA IP设计实例的功能特性，生成，使用指导和详细描述。
目标读者
本文档适合于：
- 设计架构师在系统级设计规划阶段进行IP选择
- 硬件设计人员在将IP集成到系统级设计时
- 验证工程师工作于系统级仿真和硬件验证阶段
相关文档
下表列出与F-Tile JESD204C Intel® FPGA IP相关的其他参考文档。
| 参考内容 | 描述 |
|---|---|
| F-Tile JESD204C Intel® FPGA IP用户指南 | 提供关于F-Tile JESD204C Intel® FPGA IP的信息。 |
| F-Tile JESD204C Intel® FPGA IP发布笔记 | 列出特定版本中F-Tile JESD204C F-Tile JESD204C的改变。 |
| Intel® Agilex™ 器件数据表 | 该文档描述 Intel® Agilex™ 器件的电气特征、开关特性、配置规范和时序。 |
首字母缩略词和词汇表
| 缩略词 | 全写 |
|---|---|
| LEMC | Local Extended Multiblock Clock（本地扩展多块时钟） |
| FC | Frame clock rate（帧时钟速率） |
| ADC | Analog to Digital Converter（模拟到数字转换器） |
| DAC | Digital to Analog Converter（数字到模拟转换器） |
| DSP | Digital Signal Processor（数字信号处理器） |
| TX | Transmitter（发送器） |
| RX | Receiver（接收器） |
| DLL | Data link layer（数据链路层） |
| CSR | Control and status register（控制和状态寄存器） |
| CRU | Clock and Reset Unit（时钟和复位信号） |
| ISR | Interrupt Service Routine（中断服务例程） |
| FIFO | First-In-First-Out（先进先出） |
| SERDES | Serializer Deserializer（串行器解串器） |
| ECC | Error Correcting Code（纠错码） |
| FEC | Forward Error Correction（前向纠错） |
| SERR | Single Error Detection (in ECC, correctable)（单一错误检测，在ECC中，可纠正） |
| DERR | Double Error Detection (in ECC, correctable)（双重错误检测，在ECC中，可纠正） |
| PRBS | Pseudorandom binary sequence（伪随机二进制序列） |
| MAC | Media Access Controller（介质访问控制器）。MAC包含协议子层，传输层和数据链路层。 |
| PHY | Physical Layer（物理层）. PHY通常包含物理层，SERDES，驱动器，接收器和CDR。 |
| PCS | Physical Coding Sub-layer（物理编码子层） |
| PMA | Physical Medium Attachment（物理介质连接层） |
| RBD | RX Buffer Delay（RX缓冲延迟） |
| UI | Unit Interval = duration of serial bit（串行位的持续时间） |
| RBD count | RX Buffer Delay latest lane arrival（RX Buffer Delay最新数据通路到达） |
| RBD offset | RX Buffer Delay release opportunity（RX Buffer Delay释放机会） |
| SH | Sync header（同步头） |
| TL | Transport layer（传输层） |
| EMIB | Embedded Multi-die Interconnect Bridge（嵌入式多芯互连桥接） |
| 术语 | 描述 |
|---|---|
| Converter Device | ADC或DAC转换器 |
| Logic Device | FPGA或ASIC |
| Octet | 一组8个位，作为64/66编码器的输入和解码器的输出 |
| Nibble | 一组4个位，是JESD204C规范的基本工作单元 |
| Block | 64/66编码方案生成的66-bit符号 |
| Link Clock | Link Clock = Lane Line Rate/66 |
| Frame | 一组连续的八位字节（octet），其中每个八位字节的位置可以通过 帧对齐信号的参考说明来识别。 |
| Frame Clock | 以帧速率运行的系统时钟，必须是1x和2x链路时钟。 |
| Samples per frame clock | 每个时钟的采样，转换器件中帧Aclock的总采样数。 |
| LEMC | 内部时钟，用于数据通路（lane）之间扩展多块的边界对齐和输入外部参考时钟（SYSREF或Subclass 1）。 |
| Subclass 0 | 不支持确定性时延。应该当接收器上数据通路到数据通路出现偏斜时立即发布数据。 |
| Subclass 1 | 使用SYSREF的确定性时延。 |
| Multipoint Link | 通过2个或多个转换器件的器件间链接 |
| 64B/66B Encoding | 行代码， 将64-bit数据映射到66位以形成一个块。基础级数据结构是一个以2-bit同步头开始的块。 |
| 术语 | 描述 |
|---|---|
| L | 每个转换器件的通道个数 |
| M | 每个器件的转换器个数 |
| F | 单个数据通道上每帧的八位字节个数 |
| S | 每个帧周期中每单个转换器发送的采样个数 |
| N | 转换器分辨率 |
| N’ | 用户数据格式中每个样品的比特位个数。 |
| CS | 每个转换样本的控制位个数 |
| CF | 每条链路每帧时钟周期的控制字节数 |
| HD | 高密度用户数据格式 |
| E | 扩展多块中的多块（multiblock）个数 |