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1.1. 器件系列支持
1.2. 参数
1.3. Mailbox Client Intel® FPGA IP核接口信号
1.4. Mailbox Client Intel FPGA IP Avalon® 存储器映射接口
1.5. 命令和响应
1.6. 指定命令和响应FIFO深度
1.7. 启用加密服务
1.8. 使用Mailbox Client Intel FPGA IP
1.9. Mailbox Client Intel FPGA IP核用例示范
1.10. Nios® II和 Nios® V处理器HAL驱动程序
1.11. Mailbox Client Intel FPGA IP用户指南存档
1.12. Mailbox Client Intel® FPGA IP用户指南的文档修订历史
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1. Mailbox Client Intel FPGA IP用户指南
| 所作的更新针对于: |
|---|
| Intel® Quartus® Prime设计套件 23.4 |
| IP版本 21.0.0 |
| 本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本，请参考英文版本以获取最新信息。 |
Mailbox Client Intel® FPGA IP是主机与安全器件管理工具（SDM）之间的桥梁。可在 Intel® Stratix® 10和 英特尔Agilex® 7器件中使用Mailbox Client Intel® FPGA IP向SDM外围client发送命令或从SDM外围client接收状态。由Mailbox Client定义SDM运行的功能。
可使用的预定义功能如下：
- 读取Chip ID
- 读取温度传感器
- 读取电压传感器
- 读取和写入外部四线串行接口（SPI）flash存储器
- 执行远程系统更新（RSU）
- 使能加密服务 1
如下结构框图显示了如何在交互式会话（interactive session）中使用Mailbox Client Intel® FPGA IP。该框图还强调通过Host Controller与IP通信的不同方式。
图 1. Mailbox Client Intel® FPGA IP系统模块结构图
该结构框图包括以下组件：
- Host Controller：提供可能的方式访问Mailbox Client Intel® FPGA IP。使用任意指定方式与host controller通信：
- System Console与JTAG to Avalon® Master Bridge Intel® FPGA IP。您可使用System Console提供的Tcl Console窗格运行此IP功能。JTAG to Avalon® Master Bridge Intel® FPGA IP将其从System Console接收到的命令翻译成Mailbox Client Intel® FPGA IP要求的 Avalon® memory-mapped interface格式。
- Nios® II processor：将命令发送到Mailbox Client Intel® FPGA IP。
- Custom logic：它将命令发送到Mailbox Client Intel® FPGA IP。
- PCIe* Hard IP
- Ethernet IP
-
Mailbox Client Intel® FPGA IP：驱动命令并接收从SDM来的响应。该组件包含最大深度1024个entry的FIFO，以储存命令和响应。Mailbox Client Intel® FPGA IP中断指示输入FIFO已满以及输出FIFO包含有效数据。您可以调整这些FIFO的大小以适应想要发送的命令。
Intel提供了使用System Console和JTAG master的参考实例以驱动Mailbox Client Intel® FPGA IP。在Intel Design Store中，搜索 英特尔Agilex® 7 FPGA - Mailbox Client Design Example with QSPI flash Access and Remote System Update查看该设计。