2023.10.02 |
23.1 |
- 对Using force Statements in HDL Code和Cross-Module Referencing (XMR) in HDL Code中代码片段进行了次要更新。
|
2023.04.03 |
23.1 |
- 将产品系列名称更新为"Intel Agilex 7"。
|
2022.09.26 |
22.3 |
- 增添了Using force Statements in HDL Code。
- 增添了Cross-Module Referencing (XMR) in HDL Code。
|
2021.10.04 |
21.3 |
- 增添了新的Inferring FIFOs in HDL Code主题,并链接到FIFO Intel FPGA IP User Guide。
- 增添了新的Dual Clock FIFO Example in Verilog HDL主题。
- 增添了新的Dual Clock FIFO Timing Constraints主题。
|
2021.06.21 |
21.2 |
- 针对英特尔 Stratix 10和英特尔 Agilex 7器件更新了Inferring Shift Registers in HDL Code。
- 更新了Controlling RAM Inference and Implementation的措辞,使内容更加清晰。
|
2019.09.30 |
19.3 |
- 更新了Simple Dual-Port Synchronous RAM with Byte Enable示例。
- 更新了True Dual-Port Synchronous RAM示例。
- 更新了Verilog HDL Single-Bit Wide Shift Register示例,从64比特更新成69比特。
- 更新了VHDL Single-Bit Wide Shift Register示例,从67比特更新成69比特。
- 更新了Verilog HDL 8-Bit Wide Shift Register with Evenly Spaced Taps,从64比特更新成254比特。
|
2018.09.24 |
18.1 |
- 增添了"State Machine Power-Up"主题。
- 更新了"Designing with Low-Level Primitives",删除了对使用CARRY,CARRY_SUM和CASCADE基元的进位链和级联链的支持。
- 将主题"Use the Device Synchronous Load (sload) Signal to Initialize"重命名为"Initialize the Device with the Synchronous Load (sload) Signal"。
|
2017.11.06 |
17.1 |
|
2017.05.08 |
17.0 |
- 更新了示例:Verilog HDL Multiply-Accumulator
- 更新了有关使用安全状态机的信息。
- 修改了Check Read-During-Write Behavior。
- 修改了Controlling RAM Inference and Implementation。
- 修改了Single-Clock Synchronous RAM with Old Data Read-During-Write Behavior。
- 修改了Single-Clock Synchronous RAM with New Data Read-During-Write Behavior。
- 更新了VHDL Single-Clock Simple Dual Port Synchronous RAM with New Data Read-During-Write Behavior,并移动了模板。
- 修改了Inferring ROM Functions from HDL Code。
- 删除了示例:VHDL 8-Bit Wide, 64-Bit Long Shift Register with Evenly Spaced Taps。
- 删除了示例:Verilog HDL D-Type Flipflop (Register) With ena, aclr, and aload Control Signals
- 删除了示例:VHDL D-Type Flipflop (Register) With ena, aclr, and aload Control Signals
- 删除了示例:Verilog D-type Flipflop bus with Secondary Signals
- 删除了对基于4-input LUT的器件的引用。
- 删除了对Integrated Synthesis的引用。
- 创建了示例:Avoid this VHDL Coding Style。
|
2016.10.31 |
16.1 |
- 提供了纠正的Verilog HDL Pipelined Binary Tree and Ternary Tree示例。
- 进行了Intel重命名。
|
2016.05.03 |
16.0 |
- 增添了有关使用安全状态机的信息。
- 使用最新的编码样式更新了示例代码模板。
|
2015.11.02 |
15.1 |
- 将Quartus II更改成 英特尔Quartus Prime 。
|
2015.05.04 |
15.0 |
添加了关于筛选寄存器推断(sift register inference)的ramstyle属性的信息和参考。 |
2014.12.15 |
14.1 |
更新了Fitter Settings,Analysis & Synthesis Settings和Physical Optimization Settings to Compiler Settings的位置。 |
2014.08.18 |
14.0.a10 |
- 添加了使用寄存器流水线以获得DSP设计中高性能的建议。
|
2014.06.30 |
14.0 |
删除了过时的MegaWizard Plug-In Manager支持。 |
2013年11月 |
13.1 |
删除了HardCopy器件支持。 |
2012年6月 |
12.0 |
- 修订了有关插入Altera模板的部分。
- 对Example 11-51进行了代码更新。
- 少量更正和更新。
|
2011年11月 |
11.1 |
|
2010年12月 |
10.1 |
- 更改为新文档模板。
- 更新了Unintentional Latch Generation内容。
- 对Example 11-18进行了代码更新。
|
2010年7月 |
10.0 |
- 增添了对混合宽度RAM的支持
- 更新了推断RAM模块的no_rw_check
- 增添了对byte-enable的支持
|
2009年11月 |
9.1 |
- 更新了对控制器件RAM模块中的推断和实现的支持
- 更新了对移位寄存器(Shift Register)的支持
|
2009年3月 |
9.0 |
- 更正并更新了几个示例
- 增添了对Arria II GX器件的支持。
- 对本章节的其他次要变更
|
2008年11月 |
8.1 |
更改成8-1/2 x 11页面大小。无内容变更。 |
2008年5月 |
8.0 |
针对英特尔Quartus Prime software version 8.0发布进行的更新,包括:
- 在第6-13页上添加了"RAM Functions—Inferring ALTSYNCRAM and ALTDPRAM Megafunctions from HDL Code"的信息
- 在第6-13页上添加了"RAM Functions—Inferring ALTSYNCRAM and ALTDPRAM Megafunctions from HDL Code"的信息
- 在第6-14页上的“Avoid Unsupported Reset and Control Conditions”增添了信息
- 在第6-16页上的“Check Read‑During‑Write Behavior”增添了信息
- 在6-28页上“ROM Functions—Inferring ALTSYNCRAM and LPM_ROM Megafunctions from HDL Code”中增添了新的示例:Example 6–24 and Example 6–25
- 增添了新的章节:第6-46页上的“Clock Multiplexing”
- 在本章中添加了指向参考文档的超级链接
- 少量的编辑更新
|