Stratix III 和 Stratix IV FPGA 家族具有针对 DSP 应用程序优化的专用高性能数字信号处理 (DSP) 模块。此模板展示了如何在 Stratix III 和 Stratix IV 设备中借助 VHDL 代码的不同功能推断 DSP 模块的示例。
以下每个 DSP 操作（和该示例中使用的资源）均可纳入一个 DSP 模块 18 位元件：
- 四个乘法器加法器
- 四个乘法器累加器
- 四个具有移位寄存器输入的乘法器加法器
- 复合乘法
- 八个具有输出加法链的乘法器加法器
此外，当这些 DSP 操作中的任何一个出现寄存器封装时，这些寄存器无需额外的逻辑单元。
下载本示例中使用的文件：
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。
zip 下载中的文件包括：
- four_mult_add - 包含 Quartus® II 开发软件项目和源文件的文件夹，用于四个乘法器加法器示例
- four_mult_accum - 包含 Quartus II 项目和源文件的文件夹，用于四个乘法器累加器示例
- four_mult_add_shift_register_input - 包含 Quartus II 项目和源文件的文件夹，用于四个具有移位寄存器输入的乘法器加法器示例
- complex_mult - 包含 Quartus II 项目和源文件的文件夹，用于复合乘法示例
- sum_of_eight_adder_chain - 包含 Quartus II 开项目和源文件的文件夹，用于八个具有输出加法链的乘法器加法器示例