作者 此示例介绍了 Verilog HDL 中采用通用读写地址的 64 位 x 8 位单端口 RAM 设计。合成工具能够检测 HDL 代码中的单端口 RAM 设计，并根据目标设备架构自动推断 altsyncram 或 altdpram 宏功能。 图 1.单端口 RAM 顶层图表。 下载本示例中使用的文件： 下载 single_port_ram_v.zip 下载单端口 RAM README 文件 端口名称 类型 描述 data[7:0] 输入 8 位数据输入 addr[5:0] 输入 6 位地址输入 we 输入 写入支持输入 clk 输入 时钟输入 q[7:0] 输出 8 位输入输出 查看全部 显示较少 相关链接 英特尔® Quartus® Prime 软件用户指南的推荐 HDL 编码风格一章 › 如何使用 Verilog HDL 示例 ›