FPGA-to-HPS 桥接设计示例可测试暴露在 FPGA 架构的硬核处理器系统 (HPS) 的内存映射接口。该设计通过使用各种 HPS 端口读写 HPS 内存，执行内存测试，并测量数据移动性能。
该设计适用于以下开发套件：
该设计使用以下工具进行编译：
- 英特尔® Quartus® Prime 软件 v16.0
- 英特尔® SoC FPGA 嵌入式设计套件 (EDS) v16.0
该设计使用一对模块化 SGDMA 和伪随机二进制序列 (PRBS) 模式检查器与生成器，在 FPGA 架构和 HPS SDRAM 控制器之间迁移数据，并测试数据完整性。该设计可测试 FPGA-to-HPS 桥接，以执行可缓存与不可缓存的 SDRAM 访问。该设计也可测试 FPGA-to-SDRAM 接口，有助于 FPGA 直接访问 HPS SDRAM，无需将数据传输至 HPS L3 互连或内存保护单元 (MPU) 加速器一致性端口。
硬件设计规格
- Arria® 10 HPS
- 1GB 的 DDR4-SDRAM
- 直接内存访问 (DMA) 子系统
- mSGDMA
- PRBS 模式检查器（此设计提供的自定义知识产权 [IP]）
- PRBS 模式生成器（此设计提供的自定义 IP）
使用此设计示例
下载 Arria® 10 FPGA-to-HPS 桥接设计示例（.zip 文件）
下载 Arria 10 FPGA-to-HPS 桥接设计示例 readme（.txt 文件）
下载 Cyclone V FPGA-to-HPS 桥接设计示例（.zip 文件）
下载 Cyclone V FPGA-to-HPS 桥接设计示例 readme（.txt 文件）
该设计的使用受硬件参考设计许可协议中条款和条件的管理和约束。
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