矢量化中断控制器

建议用于:

  • 设备:Cyclone® V

  • Quartus®:不详

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作者

此设计示例展示了如何在系统设计中使用搭载 Nios® 处理器的矢量化中断控制器 (VIC)。VIC 提供比 Nios II 处理器的默认内部中断控制器 (IIC) 更高的性能选择。

该硬件设计展示了如何将 VIC 与 Nios II 处理器连接。该软件示例展示了如何使用经硬件抽象层 (HAL) 强化的中断应用程序编程接口 (API),来为采用 VIC 组件的系统注册中断处理程序。如果系统中需要多个 VIC,则 VIC 也可以采用菊花链式。

硬件设计规格

此示例中采用的硬件设计针对 Cyclone® V SoC 开发套件。此设计中的关键外设包括:

  • Nios II/f CPU 内核
  • VIC
  • 16-KB 片上 RAM
  • 间隔计时器
  • 性能控制器
  • 系统计时器
  • JTAG UART

使用此设计示例

有关如何运行该设计示例的更多信息,请参阅矢量化中断控制器内核

下载此示例中使用的文件:vic_collateral_cv.zip

该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。