带有紧耦合内存的 Nios® II 处理器

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此设计示例展示了在包含 Nios II 处理器的设计中使用紧耦合存储器。通过启用处理器紧耦合内存主机,Nios II 处理器可以获得对性能关键应用的片上内存的保证固定低延迟访问。此设计适用于以下英特尔® FPGA 开发套件:

  • Nios II 嵌入式评估套件,Cyclone® III 版
  • 嵌入式系统开发套件,Cyclone III 版
  • Stratix ® IV GX FPGA 开发套件

使用此设计示例

此设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

硬件要求

  • 带有紧耦合主机的 Nios II 内核
  • 片上内存
  • DDRx SDRAM 控制器
  • JTAG UART
  • 系统计时器
  • 高分辨率计时器
  • 性能控制器
  • LED 并行 I/O (PIO)
  • 系统识别 (ID) 外设

图 1.带有紧耦合指令和数据存储器的 Nios II 系统。

相关链接

有关在您的项目中使用此示例的更多信息,请访问:

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