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接口协议可支持系统设计中芯片到芯片、主板到主板或机箱到机箱的连接。来自英特尔及我们的合作伙伴的协议知识产权 (IP) 解决方案，可满足各种各样的应用程序需求，并利用 FPGA 和 ASIC 设备中的集成收发器。接口协议解决方案以可授权的 IP 内核和参考设计以及免费的宏功能和设计示例的形式提供。
请访问收发器协议部分，了解关于集成式收发器及其支持的接口协议解决方案的更多信息。
设计示例 |
目标设备 |
支持开发套件 |
符合 Qsys 要求 |
Quartus II版本 |
|---|---|---|---|---|
Cyclone® II，Cyclone® III，Cyclone III LS，Cyclone IV GX，Stratix® II，Stratix II GX，Stratix III，Stratix IV，Arria® GX，Arria® II GX |
Stratix IV GX FPGA 开发套件，Arria II GX FPGA 开发套件 |
- |
10.1 |
|
Stratix IV GX |
Stratix IV GX FPGA 开发套件 |
✓ |
12.1 |
|
Cyclone III、Stratix IV GX |
Nios II 嵌入式评估套件 (NEEK)，Cyclone III 版本，嵌入式系统开发套件，Cyclone III 版本，Stratix IV GX FPGA 开发套件，CV GT FPGA 开发套件 |
✓ |
12.0 |
|
Cyclone® III |
嵌入式系统开发套件，Cyclone III 版本，Stratix IV GX FPGA 开发套件 |
- |
13.1 |
|
Cyclone® III |
Nios II Embedded Evaluation Kit (NEEK) Cyclone III 版 |
- |
10.1 |
|
Stratix IV GX |
- |
- |
9.1 SP1 |
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TSE：采用 ALTLVDS 作为收发器在 TSE 中实现复位序列 |
Stratix IV GX |
- |
- |
9.1 SP1 |
Stratix IV GX，Arria II GX |
- |
- |
9.1 SP1 |