有限脉冲响应 (FIR) 滤波器是数字信号处理 (DSP) 系统中常用的算法。在此示例中，FIR 滤波器已集成到包含 Avalon® 内存映射 (Avalon-MM) 读写主机的单个 SOPC Builder 组件中。读主机负责为滤波器供输入数据，而写主机负责将滤波器响应写回内存。由于滤波器具有 Avalon 主机托管功能，因此您不需要使用单独的直接内存访问 (DMA) 引擎来完成滤波器操作。
当在软件中实施滤波器时，需要很多时钟周期才能完成单个输出的计算。使用 FPGA，所有这些操作可以同时发生，每个时钟周期最多计算一个输出。您可以在硬件中实施复杂计算的算法以：
- 提高整体系统性能
- 卸载 Nios® II 嵌入式处理器，以便其可以执行其他任务
- 降低整体设计频率以降低功耗
要编译软件，您必须安装 Nios II 嵌入式设计套件 (EDS)。您可以免费下载。
尽管此设计执行滤波操作，但您也可以将加速器重用于您自己的数据转换。只需移除包含 FIR 滤波器的转换块并将其替换为您自己的自定义逻辑即可。您还可以重复使用 DMA 控制软件。有关更换 FIR 滤波器的更多信息，请参阅示例设计附带的 transform.v 文件。
硬件设计规格
- Nios 开发板，Cyclone® II 或 Stratix® II FPGA 版
- Nios II 内核：启用 Nios II/f 调试，4 KB I-缓存，2 KB D-缓存
- SSRAM：2 MB
- DDR SDRAM：32 MB
- 时间戳计时器：10 us 分辨率
- JTAG UART
- 锁相环 (PLL)
- 系统 ID
- 带有 Avalon-MM 主机的定制 FIR 硬件加速器
- 还支持嵌入式系统开发套件 Cyclone® III 版 (3C120) 和 Nios II 嵌入式评估套件 Cyclone III 版 (3C25)
硬件加速结果
在此示例中（图 1），硬件加速器的运行速度比为 Nios II 处理器编译的等效 FIR 算法快 500 倍以上。
使用此设计示例
下载具有内置 DMA 设计示例的加速 FIR（.zip 文件）
下载带有内置 DMA 设计示例的加速 FIR 自述文件（.txt 文件）
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。
.zip 文件包含重现该示例的所有必要硬件和软件文件，以及一个 readme.txt 文件。readme.txt 文件包含关于设计重构的说明。