EMIF 校准常见问题解答、已知问题和核对清单

提供了用于排除外部内存接口 EMIF 校准问题的常见问题解答和核对清单。

本指南旨在使用英特尔® FPGA 设备上的 UninPHY 外部内存接口设计的校准失败帮您排除故障。本指南可以作为获取厂家应用团队技术援助之前的首个设计调试步骤。您可以使用本指南帮助您识别产生校准失败的可能原因。虽然本指南并未涵盖所有可能的情形，但可以识别出造成校准失败的大多数状况。

影响校准的基本 UniPHY IP 相关参数常见问题解答

是的。校准专门针对电路板，因此需要正确输入电路板设置。运行电路板迹线模拟，以确定电路板迹线延迟，然后正确输入。

选择设置和延迟降额因子作为内存供应商数据表上的指定内容。

是的。如果地址/命令偏移不正确，将会发生校准失败。将在首次读取阶段发生校准失败。

用于写入数据对齐的时序参数不正确，例如 CAS 延迟、地址和命令，将会导致校准失败。校准在 UniPHY 的写入延迟校准阶段将会失败。
内存参数需要遵守设计的特定运行速度，而不是内存速度。

是的，您从一个版本的 Quartus Prime 或 Quartus II 软件转到另一个版本时，必须总是重新获取 IP 。目的是确保项目拥有正确版本的 UniPHY 和控制程序。您将会获得最新的 UniPHY，但如果 IP 未重新获取，您的控制程序仍将是旧版本。

不。但您可以改变 GUI 阶段设置，从而增加时钟偏移的平衡性。

有可能。请确保您在实施设计约束之前完全理解特定过约束对 EMIF 功能的影响。

在三态设置之前清除版本会影响非 V 系列设备的校准失败。如需在三态设置之前检查版本清除情况：汇编程序>设置>在三态之前清除版本。
如果并非处于‘关闭’阶段，请在 QSF 文件中添加以下任务：
“set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF” 设置和默认值都必须是“关闭”。

是的。端口定义和分配在 VHDL 中非常重要，因为错误定义会导致 Quartus Prime 或 Quartus II 软件无法正确连接端口。这可能会导致设计无法从校准中出现。

与会影响校准的基本电路板设计相关的常见问题解答

是的。设计糟糕的电路板布局将会导致校准失败。在设计电路板时务必遵守电路板布局指南。

来自其他接口或操作的噪声或抖动都会破坏接口信号。总是在静音状态下调试，或关闭电路板上的所有其他操作，然后运行有问题的独立设计。

CK 信号比 DQS 信号需要的时间更长，原因是只有 DQS 信号在校准期间可以调整（延迟）。

不。英特尔 FPGA 建议完全不要终止mem_reset_n。美光规范也未提及任何上拉或下拉。请确认电路板终端与 JEDC 规格一致。

如果您在同一电路板上使用两个不同的内存设备（可互换），请在内存设备和 PCB 环境的 GUI 参数下使用两个内存接口的最糟糕用例值。

不。请确保 Vtt 已正确端接和断开连接。

导致校准失败的已知问题

可能吧。请确保您拥有提供 fPLL 修复的最新硅电路板。否则，请检查 PLL phasdone 和锁定信号。如果卡在较低的位置，则涉及 PLL 全局问题。

可能吧。该问题可能导致校准过程的任何阶段失败。在 Quartus II 版本 13.1 和 14.0 中该问题已通过 补丁 修复。

已在以前的软件版本中修复的已知问题

该问题以前未造成任何校准失败。如需确认，您必须引出 Signal Tap 中的 dll_delayctrlout 信号，并在读取 Read FIFO 中的数据后观察转变情况。Quartus® II 的 13.0SP1 DP5 版本 中已修复该问题。

HMC-IOREG 读取失败不会造成校准失败。Quartus® II 的 13.0SP1 DP5 版本（Arria® V 和 Cyclone® FPGA）、 13.1 ( Arria V SoC 和 Cyclone® V SoC) 以及随后的版本均已修复该问题。

DM 引脚的旧校准顺序并非最优，因此可能会导致校准失败。查看 DM 引脚数据有效窗口的校准报告。如果数据有效窗口为 0，则与该问题有关。更新 Quartus Prime 或 Quartus II 软件 v13.0 或更高版本以修复该问题。

可能吧。使用 Quartus II 版本 13.1.1 和 13.1.2 的客户将在阶段 1、子阶段 1 遭遇 SDRAM 校准失败。该问题将在 Quartus II 版本 13.1.3 中修复。

可能吧。当客户使用 Quartus II 版本 13.0 或 13.0SP1 时，该问题可能会导致校准过程失败。Quartus Prime 或 Quartus II 软件的 13.1 或更高版本中已修复该问题。

我该如何联系支持人员？

以下是获得支持的两种方式：

关于如何注册英特尔® FPGA 计划的英特尔® 首要支持 (IPS) 的说明

  • 所附存档项目的基本设计/项目信息。
  • 列出失败状态。
  • 准备具有所需信号的 SignalTap*2。
  • 对于校准失败的设计触发校准失败信号。
  • 对于读/写测试失败的设计触发状态失败信号。
  • 使用调试工具套件查看边缘/窗口。使用调试工具套件生成调试报告。
  • 列出服务请求中默认 UniPHY 约束已完成的任何变更。
  • 尝试使用英特尔 FPGA Exmpale 设计复制问题。

校准失败故障排除核对清单

编号

问题

是/否

1.

设计是否可以关闭 Quartus Prime 或 Quartus II 软件的时间？DDR 时序清除。

2.

电路板布局应遵循 EMI 手册上的电路板布局指南。

3.

设计中的引脚布置应遵循引脚指南。

4.

设备和接口可支持规范估算程序中说明的配置。

5.

Quartus Prime 或 Quartus II 软件中的内存参数可以准确表示运行配置和状态。

6.

OCT 和 ODT 设置正确。

7.

对于单个 rank DDR3，将 GUI 设置为“动态 ODT 关闭”

8.

您正在使用的接口的正确内存时序参数是 Quartus Prime 或 Quartus II 软件的输入。

9.

您是否将准确的电路板偏移输入 Quartus Prime 或 Quartus II 软件向导？

10.

Quartus Prime 或 Quartus II 软件的早期版本中是否存在该问题？

11.

升级 Quartus Prime 或 Quartus II 软件版本时重新获取 IP。

12.

如果 RLDRAM II 或 QDR II 接口的 Nios® II 序列器发生故障，您是否会使用 RTL 序列器？

13.

您是否已检查电压供应，确保所有电压电平正确？电压列明如下：

  • VCCIO
  • VCCINT
  • VCCD_PLL
  • VCC
  • VTT
  • VREF

14.

Addr/Cmd 信号是否正确端接？

15.

Addr/Cmd 信号中心是否与内存端的内存时钟对齐？

16.

您是否有浮动 DM 引脚？

17.

是否遵循您的电路板上的 OCT 引脚连接和 OCT 规则？

18.

Rup 和 Rdn 或 Rzq 引脚是否已适当连接在您的电路板上的 FPGA 和接口侧？

19.

您是否修改任何 UniPHY 默认约束？

20.

问题仅存在于该 PCB 还是多个 PCB ？

21.

设计是否会在不同运行温度下通过？

22.

每个 DQ 组 50ps 或更少信号之间是否存在偏移？

23.

查看 Quartus Prime 或 Quartus II 报告是否存在警告消息。

24.

在更低的频率下运行时，设计是否会通过？

25.

当使用更快的内存部分时，设计是否会通过？

26.

运行有问题的独立接口，关闭所有其他接口的电源。它是否通过？

27.

使用相同的设备内存设置生成示例设计，然后应用相同引脚分配。它是否通过？

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