说明
在 Agilex™ 7 设备上使用 GPIO 引脚作为 IOPLL FPGA IP 的参考时钟时，您可能会在 Quartus® Prime Pro Edition 软件中看到此错误。
解决方法
要避免此错误，请执行以下步骤：
- 此 GPIO 引脚用作时钟桥接 IP 的输入时钟，并将时钟桥接 IP 的输出时钟用作 IOPLL FPGA IP 的参考时钟。
- 在任务编辑器中将此 GPIO 输入信号设置为“全局信号”。