文章 ID: 000099127 内容类型: 错误讯息 上次审核日期: 2024 年 07 月 16 日

为什么 DDR4 reset_sync_pri_sdc_anchor信号的外部内存接口 Stratix® 10 FPGA IP 上存在恢复时序违规？

环境

    英特尔® Quartus® Prime Pro Edition
    外部内存接口英特尔® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

由于此重置的自动全局升级，您可能会在 reset_sync_pri_sdc_anchor 信号上看到恢复冲突。

解决方法

为避免这些违规，请应用以下分配来防止信号被提升到全局网络上：

set_instance_assignment -name GLOBAL_SIGNAL OFF 到 <hierarchy>|reset_sync_pri_sdc_anchor

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英特尔® Stratix® 10 FPGA 和 SoC FPGA

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