为什么 RTL 模块的输入端口在连接到 F-Tile 参考和系统 PLL 时钟时连接到逻辑 0 时FPGA IP out_refclk_fgt，并在扫描模式下观看 RTL Analyzer 时out_systempll_clk端口？

在 Quartus® Prime 23.3（即 23.2 和更早版本）之前，RTL Viewer 提供了一种查看模块之间连接的寄存器传输级 （RTL） 图形表示的方法。从 23.3 版本开始，英特尔®引入了 Design Netlist Infrastructure （DNI），作为 Quartus Prime 软件的一项重大更改。作为此更改的一部分，分析和阐述阶段包括一系列检查点，即详细说明、仪器化、约束和扫描。

此问题仅在扫描检查点中打开 RTL 分析器时出现。以其他模式（详细模式、检测模式或约束模式）打开 RTL Analyzer 时，将连接这些端口。

out_systempll_clk未连接 F-Tile 参考时钟和系统 PLL 时钟 FPGA IP 的输出端口，因为系统 PLL 位于 Pone 内部。因此，源端口和接收器端口位于磁贴内，对用户不可见。因此，与此端口建立的任何连接都将绑定到逻辑 0。

对于 out_refclk_fgt 端口，此连接通过支持逻辑生成阶段处理，此时将生成一个网络来相应地执行与 tile 的连接。与此端口建立的任何连接都将绑定到逻辑 0，因为 out_refclk_fgt 端口的连接已经连接到 tile。

例如，在 F-Tile JESD204C FPGA IP 设计示例中，在 RTL Analyzer 中以扫描模式查看时，systemclk_f 实例的输出端口ext_net_in_refclk_fgt_<port_num>_load_out连接到 jesd204c_f_ed_rx_tx_auto_tiles 实例上的输入端口ext_net_in_refclk_fgt_6_load_in。

参考：

2.1.1.4. F-Tile 参考和系统 PLL 时钟 IP

https://www.intel.com/content/www/us/en/docs/programmable/683372/22-2-6-0-0/f-tile-reference-and-system-pll-clocks-ip-35070.html

4.2.1. IP 设计的参考和系统 PLL 时钟

https://www.intel.com/content/www/us/en/docs/programmable/714307/22-2-3-0-0/reference-and-system-pll-clock-for-your.html

Quartus® Prime 专业版用户指南：设计编译
1.3. 设计网络列表基础设施

https://www.intel.com/content/www/us/en/docs/programmable/683236/24-1/design-netlist-infrastructure.html

注意：默认情况下，检测和约束检查点处于禁用状态，但可以通过启用 RTL 分析调试模式来打开这些检查点。

若要查看连接，可以在打开 RTL Analyzer 时使用“精心制作”、“已检测”或“约束”检查点。详细视图和约束视图用于查看在 RTL 文件中建立的连接。扫描视图仅显示与设计相关的连接。任何未使用或卡在常量上的连接都将在 Sweep 视图中删除。有关每个检查点的更多信息，请参见《Quartus® Prime 专业版用户指南：设计编译》。

通过支持逻辑生成处理设计网表后，这些连接将完全在 tile 内部和/或使用 tile 端口实现。因此，您无需担心模块中连接到 F-Tile 参考时钟和系统 PLL 时钟 FPGA IP 的端口缺少连接。