为什么将分辨率从 FRL 切换到 TMDS 模式时，Arria® 10、Cyclone® 10 和 Stratix®10 HDMI FPGA IP 设计示例无法正常工作？

由于使用 Quartus® Prime Pro Edition 软件 v24.1 及更早版本时的 Arria® 10、Cyclone® 10 和 Stratix®10 HDMI FPGA IP 设计示例存在问题，使用 HDMI FPGA IP 设计示例时，您将观察到将 FRL 切换到 TMDS 模式时 rx_is_lockedtodata 切换。

若要解决此问题，请修改 mr_rx_rcfg_ctrl.v ，如下所示以粗体显示。

timeout_cntr_reset <= （current_state == 空闲） ||
（（current_state == RECONFIG_PLL_TMDS） && rxpll_tmds_rcfg_done） ||
（（current_state == WAIT_PLL_TMDS_LOCKED） && rxpll_tmds_locked && rxphy_analogreset_ack） ||
（（current_state == RECONFIG_RXPHY） && rxphy_rcfg_done） ||
（（current_state == WAIT_RXPHY_READY） && rxphy_ready） ||
（（current_state == WAIT_RXCORE_LOCKED） && （rxcore_locked）） ||
（（current_state == RXCORE_IS_LOCKED） && （rxcore_locked））;

该问题将在未来的 Quartus® Prime 专业版软件版本中修复。