从 F-Tile 参考和系统 PLL 时钟 IP out_coreclk_#i 端口到 Agilex™ 7 FPGA 设备中的 IOPLL FPGA IP 参考时钟输入，没有专用连接。
如果将 F-Tile 参考和系统 PLL 时钟 IP out_coreclk_#i 端口直接连接到 IOPLL FPGA IP 参考时钟输入，您可能会看到类似的错误消息。
错误 （14566）： 由于与现有约束 （1 HSSI_PLDADAPT_RX） 冲突，拟合器无法放置 1 个外围组件。修复子消息中描述的错误，然后重新运行 Fitter。英特尔 FPGA 知识数据库还可能包含有关如何解决此外设放置故障的信息的文章。错误 （175020）： 拟合器无法将逻辑HSSI_PLDADAPT_RX放置在它被约束的区域 （11， 65） 至 （11， 67） 中，因为该区域中没有用于此类逻辑的有效位置。
信息 （14596）： 有关故障组件的信息：
信息（175028）： HSSI_PLDADAPT_RX名称： FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21
...
您可以执行以下作将 F-Tile 参考和系统 PLL 时钟 IP out_coreclk_#i 端口连接到 IOPLL FPGA IP 参考时钟输入。
- 在 RTL 中将 F-Tile 基准和系统 PLL 时钟 IP out_coreclk_#i 信号除以二。
- 将 RTL 分频 out_coreclk_#i 信号连接到时钟控制 FPGA IP 缓冲器
- 将时钟控制 FPGA IP 缓冲区的输出连接到 IOPLL FPGA IP 参考时钟输入。
以下示例将 F-Tile 参考时钟 IP 和系统 PLL 时钟 IP out_coreclk_2连接到 IOPLL FPGA IP 参考时钟。
ref_sys_pll_clk_i0：组件ref_sys_pll_clk
端口映射 （
out_systempll_synthlock_0 => out_systempll_synthlock_0，
out_systempll_clk_0 => out_systempll_clk_0，
out_refclk_fgt_2 => out_refclk_fgt_2，
in_refclk_fgt_2 => in_refclk_fgt_2，
out_coreclk_2 => out_coreclk_2）;
过程（out_coreclk_2）
开始
如果rising_edge（out_coreclk_2） 则
out_coreclk_2_2<= 不out_coreclk_2_2;
结束如果 ;
结束过程;
clkctrl_i0：组件 clkctrl
端口映射 （
包含 => out_coreclk_2_2，
clock_div1x => clkctrl_outclk）;
iopll_i0：组件 IOPL
端口映射 （
参考文献 => clkctrl_outclk，
锁定 => 打开，
rst => ninit_done（0），
outclk_0 => iopll_outclk_0）;