为什么使用 Agilex™ 5 GTS PMA/FEC 直接 PHY FPGA IP、GTS 以太网FPGA硬核 IP 或任何在 Quartus® Prime Pro Edition 软件版本 24.1 中使用 GTS 收发器设计的设计会遇到 fitter 错误175001？

此错误指出拟合器无法放置 1 SM_HSSI_PLD_CHNL_DP或 1 IPFLUXTOP_UXTOP_WRAP，这是因为角 GTS 收发器组的 HSSI 到核心时钟与相邻 HVIO 组的某些引脚之间的共享时钟资源拥塞所致。

在 Agilex™ 5 架构中，GTS 收发器组中的每个通道都有 4 个多路复用器，可以通过任何 tx_clkout、tx_clkout2、rx_clkout 和 rx_clkout2 时钟输出到达内核结构。如果这 4 个时钟输出全部使能，则将使用所有 4 个多路复用器，因此不会保留可用的多路复用器。

这些多路复用器还与相邻 HVIO 组的某些引脚共享，即 PLL Refclk 1 和 PLL Refclk 2 引脚、SourceSync Clk1 和 SourceSync Clk2 引脚，以及 HVIO 组的 IOPLL 输出。

当使能所有 4 个收发器时钟输出，并且还使用上面列出的 1 个或多个 HVIO 引脚时，就会出现问题。这意味着启用了 5 个或更多时钟线，而只有 4 个 mux 可用，从而导致此拥塞问题。

此问题仅影响与 HVIO 组直接相邻的 GTS 收发器组。

这是设备限制;因此，没有修复。

解决此问题的唯一方法是将多路复用器的使用限制为 4 个，方法是将收发器时钟减少到内核输出，或者使用不同的 HVIO 引脚或不同的 HVIO 组。