说明
由于 Quartus® Prime Pro Edition 软件 v23.4 中存在一个问题，在 Quartus® Prime Pro Edition 软件 v23.4 的 Agilex™ 7 设备上使用 F-Tile PMA 和 FEC Direct PHY FPGA IP 时，时序报告中会报告非法生成时钟。以下屏幕截图示例显示了时序报告中非法生成的时钟。
出现该问题的原因是 F-Tile PMA 和 FEC 直接 PHY FPGA IP 为 IP 中未启用的tx_clkout2和rx_clkout2端口生成时序约束。
解决方法
要变通解决此问题，请在 F-Tile PMA 和 FEC 直接 PHY FPGA IP 中启用 tx_clkout2 和 rx_clkout2 端口，即使未使用。或者，忽略时序报告中非法生成的时钟。
该问题已在 Quartus® Prime Pro Edition 软件 v24.1 中修复。