文章 ID: 000098675 内容类型: 勘误 上次审核日期: 2025 年 06 月 13 日

为什么 Agilex™ 5 FPGA 设计(使用在 Quartus® Prime Pro Edition 软件版本 23.4.1 和 24.1 中编译和生成的比特流时启用了 GTS 收发器和 HPS EMIF)的 TXPLL 或 CDR 无法实现参考时钟锁定?

环境

    英特尔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

在 Agilex™ 5 FPGA设计中,使用 GTS 收发器支持 HPS EMIF 和 IP,但 GTS 收发器的 TX PLL 或 CDR 将无法锁定到其参考时钟。这是由于 Quartus® Prime 专业版软件版本 23.4.1 和 24.1 中存在一个错误的问题,错误地设置了参考时钟多路复用器。在仅使用 GTS 收发器的 IP 且未启用 HPS EMIF 的设计中,GTS 收发器 TX PLL 或 CDR 可实现对参考时钟的锁定。

解决方法

对于 Quartus® Prime Pro Edition 软件版本 24.1,可提供修复该问题的补丁程序。从以下相应链接下载并安装 0.08 补丁。

从 Quartus® Prime 专业版软件版本 24.3 开始,该问题已修复。

1

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。