为什么在运行 F-Tile 三速以太网FPGA IP 设计示例时会看到意外的吞吐量结果？

由于 Quartus® Prime Pro Edition 软件版本 24.1（采用 F-Tile FGT 收发器变体的 10/100/1000 以太网 MAC 设计示例）的 F-Tile 三速以太网FPGA IP 设计示例存在一个问题，对于 32 位 FIFO，ff_tx_clk和ff_rx_clk必须设置为 100 MHz。不过，此更新尚未反映在用于吞吐量计算的 TCL 脚本中。因此，在运行搭载 F-Tile FGT 收发器变体的 10/100/1000 以太网 MAC 设计示例的 F-Tile 三速以太网 FPGA IP 设计示例时，可能会出现意外的吞吐量计算差异。

要在 Quartus® Prime Pro Edition 软件 24.1 版中变通解决此问题，请执行以下步骤：

1. 转到 目录 <design example project directory>/hardware_test_design/hwtest/agx/2xtbi_pma/traffic_controller/mon
2. 在合适的文本编辑器中打开文件 mon_inc.tcl。
3. 更改 tcl 文件中的以下行 [第 90 行]。

从：

set THRUPUT [format %2.2f [expr {1.25*$SUMBYTES/$SUMCYCLES}]]

自：

set THRUPUT [format %2.2f [expr {1.00*$SUMBYTES/$SUMCYCLES}]]

4. 保存 文件。

5. 使用系统控制台中修改后的脚本文件，在硬件上运行此设计示例。

该问题计划在 Quartus® Prime Pro Edition 软件的未来版本中修复。