说明
使用 Quartus® Prime 专业版软件 24.1 版时，将参考时钟引脚或 RZQ 引脚放置在与 Agilex™ 5 MIPI D-PHY FPGA IP 不同的子组中时，将出现如下所示的 fitter 错误。
错误 （14566）：由于与现有约束 （1 IOPLL） 冲突，拟合器无法放置 1 个外围组件。修复子消息中描述的错误，然后重新运行 Fitter。FPGA 知识数据库还可能包含文章，介绍如何解决此外设放置故障的信息。查看错误，然后访问位于 https://www.intel.com/content/www/cn/zh/support/programmable/kdb-filter.html 的知识数据库并搜索此特定错误消息编号。
错误 （175001）： 拟合器无法放置 1 个 IOPLL，该 IOPLL 位于通用组件 dphy_dut_dphy 内。
解决方法
要解决此问题，请在 Quartus® 设置文件 （.qsf） 中将参考时钟输入类型设置为 不平衡。
下面显示了由 Agilex™ 5 MIPI D-PHY FPGA IP 生成的设计示例所需的分配示例示例示例。
set_instance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *dphy_core_inst|clk_rst|pll_gen[*].iopll_wrap_inst|iopll_inst -entity ed_synth