文章 ID: 000098255 内容类型: 故障排除上次审核日期: 2024 年 03 月 15 日

当使用 10 英特尔® Arria® 设备时，当 mgmt_clk IOPLL 端口连接到另一个 IOPLL 英特尔® FPGA IP的输出时钟时，为什么启用动态重配置的 IOPLL 英特尔® FPGA IP在模拟期间无法锁定？

环境

错误 ID: 14018236686

Quartus 版本

英特尔® Quartus® Prime 设计软件

已找到版本: 17.0 已修复版本: 0.0

Quartus 插件

英特尔® FPGA 仿真工具

FPGA 知识产权

IOPLL 重新配置英特尔® FPGA IP

已找到版本: 17.0

操作系统

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

在仿真过程中，当 PLL 重配置英特尔 FPGA IP的 mgmt_clk 端口连接到英特尔® Arria®10 设备中另一个 IOPLL 英特尔® FPGA IP的输出时钟时，启用动态重配置的 IOPLL 英特尔® FPGA IP可能无法锁定。此行为仅在模拟过程中出现，不会出现在硬件中。

解决方法

解决方法是连接 PLL 重新配置上的 mgmt_clk 端口英特尔® 将 IP FPGA至自由运行时钟。