为什么面向 Agilex™ 7 FPGA 设计示例的 E-Tile 以太网 IP 在编译过程中生成错误？

由于 Quartus® Prime Pro Edition 软件 v23.2 中存在一个问题，在使用以下选项为 Agilex™ 7 FPGA设计示例生成 E-tile 以太网 IP 后，将发生编译失败：

1. 将 Core Variant 设置为 动态重构以外的任何选项;
2. 检查 启用 ANLT 复选框;
3. 将 Core Variant 设置为 动态重构;
4. 生成设计示例;

编译将失败，并显示以下错误消息：

错误 （13264）：无法解析 ex_100G_alt_ehipc3_fm_2410_zfihiqq.sv（2284） 中网络“sl_csr_rst_dr_cpu[3]”的多个常量驱动程序

错误 （13265）： ex_100G_alt_ehipc3_fm_2410_zfihiqq.sv（3715） 处的常量驱动程序

错误 （16186）： 无法详细说明顶层用户层次结构

错误：流失败：错误：分区“|”的细化失败

要变通解决此问题，请确保在将 Core Variant 设置为动态重配置之前未设置启用 ANLT，然后生成示例设计。

启用 ANLT 和动态重配置的选项是互斥的，不应同时启用。

该问题已在 Quartus® Prime Pro Edition 软件版本 24.1 中修复。