文章 ID: 000097763 内容类型: 错误讯息 上次审核日期: 2024 年 12 月 02 日

错误 (23721): 无法在位置 fgt_refclk_8 放置块 ref_sys_pll_clk_i0|systemclk_f_0|x_hip|gen_refclk_fgt_bb_[8].enabled.inst,因为位置无法驱动到核心结构。

环境

    英特尔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

由于 Quartus® Prime Pro Edition 软件版本 23.4 存在一个问题,“导出 Refclk #8 以用于用户逻辑”和“导出 Refclk #9 以用于用户逻辑”作为可用选项显示在 Agilex™ 7 F-Tile 参考和系统 PLL 时钟 IP 中。选择其中一个选项都将导致逻辑生成编译阶段出现 错误 (23721 )。

解决方法

Agilex™ 7 F-Tile 收发器不支持导出 Refclk #8 或 Refclk #9 以在用户逻辑中使用。Refclk #1 到 Refclk #7 可用于用户逻辑中的收发器参考时钟。

Quartus® Prime Pro Edition 软件版本 24.3 解决了该问题。

相关产品

本文适用于 1 产品

英特尔® Agilex™ 7 FPGA 和 SoC FPGA

1

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。