说明
由于 F-Tile 低延迟以太网 10G MAC FPGA IP 存在问题，生成的 F-Tile 低延迟以太网 10G MAC FPGA IP 设计示例将无法编译，并显示以下错误消息。
错误 （22849）： 在设计中实例化FPGA IP 要求将DEVICE_INITIALIZATION_CLOCK选项设置为 OSC_CLK_1_25MHZ、OSC_CLK_1_100MHZ 或 OSC_CLK_1_125MHZ。Quartus 设置文件（*.qsf 文件）中缺少此赋值。
解决方法
要变通解决此问题，请手动更新为 F-Tile 低延迟以太网 10G MAC FPGA IP 设计示例生成的 Quartus 设置文件 （*.qsf 文件） set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_100MHZ ，然后重新运行编译。
从 Quartus® Prime Pro Edition 软件版本 24.1 开始，该问题已修复。