说明
由于 Quartus® Prime Pro Edition 软件版本 23.3 存在一个问题，选择 PLD clk 频率为 475MHz 时，面向 Compute Express Link* （CXL*） Type2 设计示例的 R-Tile FPGA IP 可能会报告时序违规。
解决方法
该问题计划在 Quartus® Prime Pro Edition 软件的未来版本中修复。