文章 ID: 000097219 内容类型: 产品信息和文件 上次审核日期: 2023 年 11 月 15 日

DMA_afu仿真示例 pCLK 被设置为400 MHz，而不是250 MHz

环境

    面向英特尔® FPGA PAC D5005 的英特尔® 加速堆栈
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

开箱即用模拟以 400MHz 运行 pCLK，而在FPGA接口管理器数据手册中，pCLK 设置为 250MHz。

解决方法

由于 ASE 是一种功能模型，因此更改 pClk 频率不会使性能估算更加准确。如果开发人员仍想编辑时钟的值，则需要在时钟部分中 ASE 的 rtl/platform.vh 中进行更改。

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本文适用于 2 产品

英特尔® 可编程设备
英特尔® FPGA PAC D5005

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