说明
由于《F-tile SDI II FPGA IP 设计示例用户指南》版本 2023.4.10 中的一个错误，有关开发套件上开关位置的信息在第 1.4 小章中说明。在第 5 点的硬件中编译和测试设计是不正确的。
解决方法
有关开发套件上开关位置的正确信息如下：
确保开发套件上的所有开关都处于默认位置。请参阅《Intel Agilex® 7 I 系列收发器 SoC 开发套件用户指南》了解更多信息。
如果要使用外部 VCXO 设计示例生成并行环回，请将板载 DIPSW S10.2 切换至 OFF 位置
此更新的信息将添加到未来版本的《F-Tile SDI II 英特尔® FPGA IP设计示例用户指南》中。