文章 ID: 000096962 内容类型: 勘误 上次审核日期: 2024 年 06 月 18 日

使用以太网子系统 FPGA IP 时，当尝试访问 50G/100G/200G 和 400G 速率的“Stat”状态寄存器时，为什么 AXI-Lite 接口在仿真中读取“x”？

环境

  • 英特尔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于以太网子系统 FPGA IP 版本 23.3 中存在一个问题，用户将无法使用 AXI-Lite 访问任何状态寄存器。

    解决方法

    此问题没有解决方法。
    此问题计划在以太网子系统 FPGA IP 的未来版本中修复。

    相关产品

    本文适用于 1 产品

    英特尔® Agilex™ F 系列 FPGA 和 SoC FPGA

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