文章 ID: 000096871 内容类型: 勘误 上次审核日期: 2023 年 10 月 03 日

在具有多个 F-Tile 以太网多速率英特尔® FPGA IP实例的设计中,当选择了启用专用 CDR 时钟输出选项时,为什么英特尔® Quartus® Prime Pro 支持逻辑生成阶段会失败?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件 23.3 中存在一个问题,在具有多个 F-Tile 以太网多速率英特尔® FPGA IP实例的设计中,如果变体启用了 启用专用 CDR 时钟输出 选项,则编译的“支持逻辑生成”阶段将会失败。

    解决方法

    此问题没有解决方法。

    此问题计划在 英特尔® Quartus® Prime 专业版软件的未来版本中修复。

    相关产品

    本文适用于 1 产品

    英特尔® Agilex™ 7 FPGA 和 SoC FPGA

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