说明
将 F-Tile Avalon® Streaming 英特尔® FPGA IP用于 PCI Express* 设计示例时，适用以下限制：
PIO 设计示例：
对于此 PIO 设计示例，不支持来自主机处理器的背靠背 TLP 数据包。
该设计示例旨在处理基于 TLP 命令的简单读写指令。TLP 事务的存储器写入请求 （MWr） 并将数据写入 MEM 设备。至于存储器读取请求 （MRd） 的 TLP 事务，设计将从 MEM 设备读取数据并返回完成数据 （CplD）。
注：此设计示例不包括 PCI Express* 的 F-Tile Avalon® 流式处理英特尔® FPGA IP的全部功能。因此，它不适合客户设计参考。
SR-IOV 设计示例：
对于 SR-IOV 设计示例，不支持来自主机处理器的背靠背 TLP 数据包。
该设计旨在处理基于 TLP 命令的简单读写指令。TLP事务的内存写入请求（MWr），并将数据写入指定的RAM内存空间。对于内存读取请求 （MRd） 的 TLP 事务，该设计将从 RAM 内存空间读取数据并返回完成数据 （CplD）。
没有来自 SR-IOV 应用程序的上游请求。访问 SR-IOV 应用程序请求的数据和地址必须与 DW 对齐。最大数据传输为 128 位。
解决方法
面向 PCI Express* 设计示例功能的 F-Tile Avalon® 流英特尔® FPGA IP计划未计划改进。