由于 F-Tile CPRI FPGA IP webcore 版本 23.2 存在一个问题，在 F-Tile CPRI FPGA IP 模拟示例设计中多次运行 Quartus® Tile Logic Generation （QTLG） 流程时，您可能会看到使用 F-Tile CPRI FPGA IP 模拟设计示例在“support_logic”文件夹中生成文件时失败。
要在 F-Tile CPRI FPGA IP 模拟示例设计 webcore 版本 23.2 中解决此问题，请按照以下步骤操作。
1. 修改“cpri_ii_0_testbench/ip_components/tb_top.qsf”文件，注释掉该行，如下所示：
#set_global_assignment -name SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. 修改“cpri_ii_0_testbench/testbench/tb_top.sv”文件，引入以下定义条件“tb_top_auto_tiles tb_top_auto_tiles（）”：
'ifndef ALTERA_RESERVED_QIS // Quartus Synthesis 排除了代码
tb_top_auto_tiles tb_top_auto_tiles （）;
'endif
3 . 执行 指定的 命令，即 “quartus_ipgenerate”和“quartus_tlg” ，如用户指南第 2.8 节 所示。
如果用户未使用 Agilex™ F-Tile 设备为 CPRI FPGA IP 生成 F-Tile CPRI FPGA IP 模拟示例设计模拟示例设计，则无需此解决方法。
该问题计划在 F-Tile CPRI PHY FPGA IP 的未来版本中修复。