文章 ID: 000095943 内容类型: 故障排除 上次审核日期: 2024 年 04 月 16 日

为什么我的 200GE 或 400GE F-Tile 以太网 FPGA 硬 IP 设计示例在编译的 Quartus® Prime Pro - 支持逻辑生成阶段失败?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® Prime Pro Edition 软件 23.2 版本存在一个问题,当链路伙伴发送 PAUSE 参数时的 Stop TX 流量设置为 Yes 时,200GE 或 400GE F-Tile 以太网FPGA硬核 IP 设计示例将在编译的支持逻辑生成阶段出现故障。

    解决方法

    要解决此问题,请执行以下步骤:

    1. 找到并打开位于 <design_example_name>/hardware_test_design/common/ 目录中的 eth_f_hw_ip_top.sv 文件
    2. 删除 dut 实例中包含的 i_tx_pfc 和 o_rx_pfc 端口
    3. 保存已更改的 eth_f_hw_ip_top.sv 文件
    4. 重新编译设计示例

    该问题已在 Quartus® Prime Pro Edition 软件 23.3 版中修复。

    相关产品

    本文适用于 1 产品

    英特尔® Agilex™ FPGA 和 SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。