文章 ID: 000095919 内容类型: 故障排除 上次审核日期: 2023 年 07 月 31 日

在 Windows* 操作系统中将设计从 英特尔® Quartus® Prime Pro Edition 软件版本 23.1 升级到 23.2 版本时,为何 F-Tile 以太网英特尔® FPGA Hard IP无法通过 英特尔® Quartus® Prime Pro Edition - 支持逻辑生成阶段?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime Pro Edition 软件版本 23.2 存在一个问题,升级包含 F-Tile 以太网英特尔® FPGA Hard IP(其中已设置了“使用源地址插入”GUI 参数)的 23.1 版本设计将导致 Windows* 操作系统中“支持逻辑生成”失败。

    解决方法

    要在英特尔® Quartus® Prime 专业版软件版本 23.2 软件中解决此问题,请执行以下步骤:

    1. 在您的 23.1 项目中,在 <ethernet variant name>/synth/<ethernet_variant_name>.v 文件中找到“bb_f_ehip_mac_txmac_saddr”参数
    2. 在您的 23.2 项目中,在 <以太网变体 name>/synth/<ethernet_variant_name>.v 文件中找到“bb_f_ehip_mac_txmac_saddr”参数
    3. 将 23.1 “bb_f_ehip_mac_txmac_saddr ” 参数的值复制到 23.2 “bb_f_ehip_mac_txmac_saddr” 参数的值中。
    4. 保存 23.2 <以太网变体名称>/synth/<ethernet_variant_name>.v 文件
    5. 重新编译 英特尔® Quartus® Prime Pro Edition 软件版本 23.2 项目

    或者,在英特尔® Quartus® Prime Pro Edition 软件版本 23.2 中从头生成 F-Tile 以太网英特尔® FPGA Hard IP的清洁版本。

    此问题计划在 英特尔® Quartus® Prime 专业版软件的未来版本中修复。

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    本文适用于 1 产品

    英特尔® Agilex™ FPGA 和 SoC FPGA

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