文章 ID: 000095755 内容类型: 故障排除 上次审核日期: 2023 年 07 月 28 日

为什么 25G 以太网英特尔® Stratix® 10 FPGA IP 的 PTP 设计的时间戳精度误差高于预期?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 英特尔® FPGA IP 低延迟 25-Gbps 以太网 MAC 和 PHY 功能 IP-25GEUMACPHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件版本 22.4 存在问题,使用 25G 以太网英特尔® Stratix® 10 FPGA IP 的 PTP 设计可能会在模拟和硬件中观察到更高的时间戳精度错误值。

    此问题将影响 10G 和 25G 速率。

    解决方法

    要在 英特尔® Quartus® Prime Pro Edition 软件 v22.4 中解决此问题,请在 CSR 注册0xB06 (RX_PTP_PMA_LATENCY) 中配置的 RX PMA 延迟值的基础上添加以下值来补偿时间戳精度错误:

    - 25G模式:增加2.56ns(一个clk_rxmac时钟周期)

    - 10G模式:添加6.4ns(一个clk_rxmac时钟周期)

    此问题已在 英特尔® Quartus® Prime 专业版软件的 23.1 版中修复。

    相关产品

    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。